眾所周知，在電路板的電路設計階段就進行電磁兼容性設計是非常重要的，而設備和系統向外部環境發射的騷擾電平是通過傳導和輻射的途徑形成的。傳統的設計方法是用屏蔽、濾波和接地解決電纜口和殼體帶來的EMC問題。但是大多數干擾是在電路板上產生的，因此，在電路板的電路設計階段，就應該考慮電磁兼容設計。
1.差模電流和共模電流
1.1差模發射和共模發射
任何電路都存在共模(CM)和差模(DM)電流。共模電流和差模電流都決定了傳播的RF能量的大小。在兩者之間有較大的區別。如果給定一對導線或走線，一個返回參考源，那么這兩種模式中的一種將會存在。一般來說，差分模式信號攜帶數據或有用信息。共模模式是差分模式電流的負面效果，并對電磁兼容性是最麻煩的。通常把線線的發射定義為差模發射。把線-地的發射定義為共模發射。
由閉合回路產生的最大的場強是：
式中：E—最大輻射場強( μV/m);
r—回路和測量天線之間的距離( m);
F—頻率(MHz);
Is—電流( mA );
A—回路面積( c㎡)。
由式(1)可以看出，場強和回路面積成正比。
為減小差模發射電平，除減小源電流外，應該減小環電路的面積。
共模輻射是由于在電路設計之外的電壓降造成的，這種電壓降致使電路的一些接地部分的電壓比真實的參考地面高。與受影響的接地系統相連的電纜就作為天線，輻射共模的場分量。遠場分量可用下式描述：
式中：K—發射系數;
I—共模電流(A);
l—線的長度(m);
f—發射的頻率(MHz);
r—距離( m)。
由式(2)可以看出場強和電纜的長度成正比，減小共模發射應降低共模電流和縮短電纜線的長度。
1.2差模和共模的轉變
當存在兩個具有不同阻抗的信號線(或導體)時差模和共模就可以互相轉變。這些阻抗主要由與走線(或內在電纜)的物理布線相關的導線或梳狀電容和電感決定。對于大部分的電路板布線來說，主要是控制網絡中的寄生電容和電感，并使其最小，從而避免差模和共模的產生。
如圖1中差模電流Idm是需要的信號，它要流經負載RL。共模電流Icm不直接經過RL，它將經過Za和Zb，然后通過回流結構返回。阻抗Za和Zb并不是物理元件，它們是網絡中存在著的寄生電容或寄生電感的轉移阻抗。如果Za和Zb不等電壓差將正比于阻抗差。
所以對外界敏感的電路必須通過某種方式達到平衡，使得每個導體的引線或梳狀電容以及寄生電容相等。
圖1 差模轉共模
1.3差模和共模干擾的抑制
抑制電路板內的差模和共模電流，以及由此引起的RF干擾，最基本的就是通量抵消法或通量最小化。電流在走線中流動產生磁力線，這些磁力線產生電場，這兩種場都會輻射RF能量。如果我們將磁力線抵消或減小到最小，那么將不會存在RF能量，也就抑制了干擾。主要采取以下幾點：
(1)安排時鐘走線臨近接地平面(多層板)接地櫥格或接地線(雙面板或單面板);
(2)仔細選擇邏輯系列器件以使元件輻射分離出的RF能量最小;
(3)通過減小時鐘產生電路中的RF驅動電壓來減小走線中的RF電流;
(4)減小電源和接地結構中的噪音;
(5)當有外部VO電纜提供時正確應用旁路電容;
(6)為那些輻射大量內部共模RF能量的元件提供接地散熱器;
(7)在電路板布局和布線時盡量使電路達到某種平衡。
2.串擾及串擾的抑制
2.1串擾
串擾是電路板設計中的重要部分之一，在設計的任一環節都需要考慮。串擾是指走線、導線、走線和導線，電纜束元件及其它易受電磁干擾的電子元件之間的不希望有的電磁耦合。
串擾是EMI傳播的主要途徑，會引起走線間干擾。串擾包括電容耦合和電感耦合。電容耦合通常是因為走線位于另一走線上方或參考層上方。電感耦合通常是因為物理位置上十分接近的走線。對于并行走線，串擾有兩種方式：前向和后向。在 PCB中，后向串擾通常比前向串擾更值得考慮。電路中源與受干擾走線間阻抗越大產生的串擾電平越高。電感串擾可以通過增加走線與傳輸線或導線間的邊到邊間隔或最小化走線距離參考層上的高度而得到控制。
2.2串擾的抑制
為了抑制印刷電路板導線之間的串擾，在設計布線時應注意以下幾條：
(1)根據電路的功能分類邏輯器件，合理布局電路板;
(2)盡量避免長距離的平行走線，盡可能拉開線與線之間的距離以最小化電感耦合，信號線與地線及電源線盡可能不交叉;
(3)在一些對于敏感的信號線之間，設計一根接地印刷線，可以有效地抑制串擾;
(4)元件要遠離Vo互連接口及其它易受數據干擾及耦合影響的區域;
(5)降低信號到地的參考距離;
(6)降低走線阻抗和信號驅動電平;
(7)把高噪聲發射體(時鐘、VO、高速互連等)分割或隔離在不同的區域;
(8)對時鐘周期走線，差分走線、復位線等一些關鍵的系統走線強制使用3W原則(走線間的距離間隔必須是單一走線寬度的3倍)。
3.數字信號頻譜分析
3.1數字信號
數字信號的特點是方波，方波信號是由基波和大量諧波正弦(或余弦)信號構成的，這可由傅立葉變換得到其頻域波形，因此，脈沖重復周期越短，其重復頻率越高，諧波頻率也越高。理論上方波的上升時間為零，則諧波含量是無窮的。但實際上是梯形波形，有一定的上升沿和下降沿。
3.2脈沖的時域/頻域變換(傅立葉變換)
通過傅立葉變換，矩形脈沖可分解為各次余弦(或正弦)波。
其表達式：
式中：An—各次余弦波形的幅度;
n—諧波次數;
w—角頻率。
4.去耦與接地
4.1電路的去耦設計
電感和電容組成的低通濾波器，可濾掉高頻段干擾信號。由于導線寄生電感的影響，會使供電的速度變慢，使驅動器件輸出電流下降，合理放置去耦電容，在通斷瞬間，利用電感和電容的儲能作用，給器件提供電流。在直流電源回路中，負載的變化會引起電源噪聲。配置去耦電容可以抑制因負載變化而產生的噪聲，配置原則為：印刷電路板的電源輸人端跨接一個10uF ~100uF的電解電容器，如果印刷電路板的位置允許，采用100uF以上的電解電容器的抗干擾效果會更好;對于耗電較大的集成電路芯片，也應在電源端安裝合適的電解電容。小電容能為集成電路塊提供高速電流，在器件輸出端電壓跳變時，它能高速充電，為器件提供充電電流。
4.2電路的接地設計
在電子設備中，接地是控制干擾的重要方法。如能將接地和屏蔽正確結合起來使用，可解決大部分干擾問題。
當電路板上頻率小于1 MHz時，由于布線和元件之間的電磁感應影響很小，而接地電路形成的環流產生的干擾較大，所以要采用一點接地，使其不形成回路;當信號頻率高于100MHz時，由于布線的電感效應明顯，地線阻抗明顯增加，此時接地電流形成的環流不再是主要問題了，所以應采用多點接地，盡量降低地線阻抗。但是，當工作頻率在1MHz~10 MHz之間時，如果采用一點接地，其地線長度不應超過波長的1/20，否則應采用多點接地。當一個系統中既有低頻電路又有高頻電路時，應采用混合接地的原則。系統內的低頻部分采用單點接地，而高頻部分采用多點接地。
電路板上既有數字電路，又有模擬電路，應使它們盡量分開布線，而兩者的地線應分別與電源端地線相連。另外還需盡量加大模擬電路引出端的接地面積。如果地線很細，則地線電阻將會較大，造成接地電位隨電流的變化而變化，致使信號電平不穩，導致電路的抗干擾能力下降，因此應將接地線盡量加粗。在布線空間允許的情況下，要保證主要地線的寬度至少在2 mm 以上，元件引腳上的接地線直徑應該在1.5 mm左右。
對于只有數字電路組成的印刷板的地線系統，將接地線做成閉合環路，可以明顯提高抗干擾能力。其原因在于：印制電路板上有很多的元件時，因受接地線粗細的限制，會在接地上產生較大的電位差，引起抗干擾能力下降。若將接地結構構成環路，則會縮小電位差值，提高電子設備的抗干擾能力。
電源線的布置要根據電流的大小盡量加粗走線寬度。在布線工作的最后，用地線將電路板沒有走線的地方鋪滿(大面積)。
在接地時還需要避免共阻抗路徑，如圖3所示穩壓器電路的“調整端的取樣點”或“公共點”，千萬不能接在有負載電流流過的輸出線和公共地線上如圖2(a)所示，應從管腳根部單獨另外用引線引出如圖2(b)所示。
圖2 避免共阻抗路徑
這是由于集成穩壓電路的取樣放大器的增益很高，調整端和公共端每1mV的電壓變化，都會被放大到輸出端進行逆向跟蹤調整，反映的現象就是輸出不穩定，直觀的反映就是電源的紋波、PP值等指標超差。
5.電路布局元器件安裝位置和合理布線
電路布局直接影響電磁干擾和抗干擾強度。合理的布局不僅可以使電路的效率得到提高，更能使整個系統的EMC得到改善。單元電路工作頻率越高，速度也就越快，信號頻譜也就越豐富，高頻分量比例越大，對外干擾也就越強。從頻率而言是先高頻，再中頻電路，最后低頻電路;而從邏輯速度而言，是先高速電路，再中速電路，最后低速電路，如圖3所示。
圖3 按頻率進行的布局
除按工作頻率(或速度)進行分組外，也可按照其功能和類型進行分組，例如，既存在數字電路，又存在模擬電路的電路板，可按工作電壓和頻率分組布局，在給定電路系列或電源電壓時，可按功能對器件分組。
結束語
以上就是電路板的電磁兼容設計介紹了。本文主要分析了共模和差模干擾、串擾產生的機理及抑制措施。在實際的設計過程中，電磁兼容問題依然是一個很復雜的問題，需要從多個角度去考慮與分析，以得到滿意的設計結果。
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